2019-08-28 (水) 17:19:11

とにかくLattice Diamondを使ってFPGAのデザインをすることを目的とします。

Lattice Diamond1.4がインストールされていることを前提とします。

ダウンロードライセンスの取得が済んでいることを前提とします。

手順

FPGAのデザインは、以下の手順で行います。

  1. ソースを書く
  2. ピンを決める
  3. 論理合成する
  4. 書き込む

Lattice Diamondの起動

Lattice Diamondを起動します。

Lattice%2520Diamond%25E3%2581%25AE%25E8%25B5%25B7%25E5%258B%2595.png

プロジェクトの作成

11.png

「File」−「New」−「Project」をクリックします。

12.png

「Next」をクリックします。

13.png

  • 「Location」にプロジェクトの保存場所を指定します。
  • 「Name」にプロジェクト名を入力します
    Implementationの「Name」にも同じ名前が入力されます(そのまま変更しません)。

「Next」をクリックします。

14.png

「Next」をクリックします。

15.png

対象とするデバイスの型番を入力します。

「Next」をクリックします。

16.png

「Finish」をクリックします。

ソースファイルを書く

21.png

「File List」の「Input Files」をクリックします。

22.png

「File」−「New」−「File」をクリックします。

23.png

  • 作成するファイルを選択します。
    ここでは「Velilog Files」を選択します。
  • 「Name」にファイル名を入力します。
    ここでは「source」を入力します(拡張子は入力しません)。

「New」をクリックします。

24.png

空のファイルが開きますので、ソースコードを入力します。

ソースコード例

`timescale 1ns / 1ns

module top(
  input mclock,
  input ina,
  output outb
);

  assign outb = (ina) ? (mclock) : (1'b0);

endmodule;

「ina」がHIGHのとき、「OUTB」にクロックを出力します。

「mclock」ピンに外部からクロックが供給されているものとします。

ピンを決める

31.png

「Process」ウィンドウの「Translate Design」をクリックします。

「Process」−「Run」をクリックします。

32.png

「Translate Design」にチェックマークがついていることを確認します。

ついていない場合、ソースコードに間違いがあり、完了できなかったことを示します。

33.png

「Tools」−「Spreadsheet View」をクリックします。

34.png

ピン名称に該当するピン番号を入力します。

35.png

「File」−「Save All」をクリックし、全てのファイルを保存します。

論理合成する

41.png

「Process」ウィンドウの「JEDEC File」にチェックを入れ、「Process」−「Run」をクリックします。

42.png

「JEDEC File」にチェックマークがついていることを確認します。

書き込む

51.png

「Tools」−「Programmer」をクリックします。

52.png

接続しているダウンロードケーブルを選択します。

町田の小判の場合、「USB2」、「FTUSB-x」を選択します。

「OK」をクリックします。

53.png

ここでウィンドウズのセキュリティメッセージが出ることがあります。

これはプログラム間の通信にソケットを利用しているためです。

「ブロックを解除する」をクリックします。

以下作成中

56.png

「Design」−「Program」をクリックします。

この記事は役に立ちましたか?

選択肢 投票
役に立った 35  
役に立たなかった 1  
コレジャナイ! 0  

(画像の文字列を入力して下さい)

トップ   編集 凍結 差分 バックアップ 添付 複製 名前変更 リロード   新規 一覧 単語検索 最終更新   ヘルプ   最終更新のRSS
Last-modified: 2019-08-28 (水) 17:19:11 (24d)