2019-04-22 (月) 13:15:03

とにかくVerilogを記述し、動かし、見ることを目的とします。

動作はシミュレータ・Active-HDLで確認します。Active-HDLLattice Diamondのパッケージに含まれています。

Lattice Diamond1.2がインストールされていることを前提とします。

以下の操作は、フリーライセンスを用いた無償の方法を紹介します。

動画による説明

リファレンス

文法、リファレンスについては、以下のサイトに詳しく記述されています。

TIPS

  • initial文はシミュレータでは動きますが、実際に論理合成することはできません。

シミュレーション

ここで作成するプロジェクトファイルをダウンロードできます icon_archive.giftest01.zip

アプリケーションの準備

01.png

「スタート」−「すべてのプログラム」−「Lattice Diamond1.2」−「Accessories」−「Active-HDL Lattice Edition」をクリックし、アプリケーションを起動します。


02.png

アップデートの確認画面が表示されることがあります。

「Cancel」をクリックします。


03.png

ワークスペースを新規に作成するので、Create new workspace」をクリックします。


04.png

保存フォルダ、ワークスペース名を入力して、「OK」をクリックします。

保存フォルダは「Browse」をクリックして、選択することもできます。


05.png

「Create an Empty Design」を選択して、「OK」をクリックします。


06.png

言語、デバイスベンダ、デバイス名を選択し、「次へ」をクリックします。

それぞれ「VERILOG」「Lattice」「XP2」を選択します。

  • 「Lattice」以外のデバイスベンダを選択すると、シミュレーションが動作しないか、シミュレーション速度に制限が加えられます。

07.png

デザイン名を入力し、「次へ」をクリックします。

正規版ではひとつのワークスペースに複数のデザインを生成できますが、Lattice Editionではひとつに制限されています。


08.png

「完了」をクリックします。

ソースの準備

09.png

「Add New File」をダブルクリックします。


10.png

「Verilog Source Code」をクリックします。

ファイル名を入力し、「OK」をクリックします。


以下のコードを入力します。

module sim01();

  reg siga = 1'b0;
  reg sigb = 1'b0;
  wire sigc;

  initial begin
    #(10);
    siga = 1'b1;
    #(10);
    sigb = 1'b1;
    #(10);
    sigb = 1'b0;
    #(10);
    siga = 1'b0;
  end

  assign sigc = siga & sigb;

endmodule

コンパイル

11.png

「Design」−「Compiles All with File Reorder」をクリックします。

 シミュレーション準備

12.png

「File」−「New」−「Waveform」をクリックします。


13.png

「Design Browser」のメニューをプルダウンし、今回作成した「sim01」をクリックします。


14.png

「Design Browser」の「Structure」タブをクリックします。


15.png

左図のように、「sim01」を右ウィンドウにドラッグします。

シミュレーション

16.png

「Simulation」−「Run For」をクリックします。


17.png

シミュレーションが行われ、信号波形が表示されます。

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Last-modified: 2019-04-22 (月) 13:15:03 (89d)