2017-05-13 (土) 17:44:42

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更新履歴

  • 2011-06-06 新規
  • 2011-10-17 HandBook、TN1205更新、「オンチップオシレータ」追加
  • 2011-10-31 PLLの説明、画像追加

特長

  • 1.2V(ZE/HE品)2.5V/3.3V(HC品)の単一電源で駆動可能
  • 分散RAMを10Kbit搭載
  • 内蔵ブロックRAMを64Kbit(9Kbit×7ブロック)搭載(XO2-1200)
  • ユーザフラッシュメモリを64Kbit搭載(XO2-1200)
  • PLLを1基搭載(XO2-1200)
  • I2C×2、SPI×1、タイマカウンタ×1を搭載
  • 2.08MHzから133MHzまで設定可能なオンチップオシレータ搭載
  • 内蔵フラッシュメモリ、JTAG、SPI(マスタ/スレーブ)、I2Cメモリからのコンフィグレーションに対応

入手方法

評価ボード

Lattice

icon_external.gifMachXO2 Pico Development Kit icon_external.gifMachXO2ピコ開発キット

icon_external.gifMachXO2 Control Development Kit

絶対定格

利用前に必ず最新の情報HandBookを参照してください。

LCMXO2 ZE/HE(1.2V品)LCMXO2 HC(2.5/3.3V品)
供給電圧VCC-0.5V〜1.32V-0.5V〜3.75V
I/O供給電圧VCCIO-0.5V〜3.75V-0.5V〜3.75V
I/Oトライステート印加電圧-0.5V〜3.75V-0.5V〜3.75V
入力専用ピン印加電圧-0.5V〜3.75V-0.5V〜3.75V
保存温度-40℃〜125℃-40℃〜125℃
動作温度-40℃〜125℃-40℃〜125℃

推奨動作条件

利用前に必ず最新の情報HandBookを参照してください。

最小最大
VCCコア供給電圧(1.2V品)1.14V1.26V
コア供給電圧(2.5V/3.3V品)2.375V3.465V
VCCIOI/Oドライバ供給電圧1.14V3.465V
TJCOM動作温度(コマーシャルグレード)0℃85℃
TJIND動作温度(インダストリアルグレード)-40℃100℃

ドキュメント

Lattice Diamond(無償ライセンス)のIPexpressで設定可能なIP

DDR_GENERIC

DDR_GENERIC.png

DDR_MEM

DDR_MEM.png

GDDR_7:1

GDDR_71.png

  • ディスプレイインタフェース fileRD1093.pdf

シミュレーションモジュール:CLKDIVC

24

受信インタフェース

gddr71_rx.png

信号名方向
clk入力Source synchronous clock
reset入力Asynchronous reset to the interface, active high
datain入力Serial data input at Rx interfaces
alignwd入力Word alignment control signal, active high
clk_s入力Slow clock for reset synchronization
init入力Initialize reset synchronization, active high
phase_dir入力PLL phase direction
phase_step入力PLL phase step
sclk出力System clock for the FPGA fabric
q出力Parallel data output of the Rx interfaces
lock出力DLL or PLL lock
eclk出力Edge clock generated from the input clock
rx_ready出力Indicate completion of reset synchronization
clk_phase出力7-bit representation of input clock phase

送信インタフェース

gddr71_tx.png

信号名方向
clk入力Main input clock for Tx interfaces
reset入力Asynchronous reset to the interface, active high
dataout入力Parallel input data of the Tx interfaces
clk_s入力Slow clock for reset synchronization
sclk出力System clock for the FPGA fabric
dout出力Serial data output for the Tx interfaces
clkout出力Source synchronous clock
tx_ready出力Indicate completion of reset synchronization

SDR

SDR.png

Dynamic Bank Controller

Dynamic_Bank_Controller.png

icon_pdf.gifTN1198.pdf

icon_pdf.gifTN1198JP_01p1b.pdf

シミュレーションライブラリ:BCINRD、BCLVDSO

EFB

EFB.png

  • ユーザフラッシュメモリと、ハードマクロの操作方法

PLL

PLL.png

  • sysCLOCK PLLの設計と使用方法

icon_pdf.gif TN1199.pdf

icon_pdf.gif TN1199J_01p5.pdf

pll_block_diagram.png

信号名方向
CLKI入力PLLへのクロック入力です
CLKFB入力PLLへのフィードバック信号です
PHASESEL[1:0]入力Select which output is affected by Dynamic Phase adjustment ports
PHASEDIR入力Dynamic Phase adjustment direction
PHASESTEP入力Dynamic Phase step – toggle shifts VCO phase adjust by one step.
CLKOP出力Primary PLL output clock (with phase shift adjustment)
CLKOS出力Secondary PLL output clock (with phase shift adjust)
CLKOS2出力Secondary PLL output clock2 (with phase shift adjust)
CLKOS3出力Secondary PLL output clock3 (with phase shift adjust)
LOCK出力PLL LOCK, asynchronous signal. Active high indicates PLL is locked to input and feedback signals.
DPHSRC出力Dynamic Phase source – ports or WISHBONE is active
STDBY入力Standby signal to power down the PLL
RST入力PLL reset without resetting the M-divider. Active high reset.
RESETM入力PLL reset - includes resetting the M-divider. Active high reset.
RESETC入力Reset for CLKOS2 output divider only. Active high reset.
RESETD入力Reset for CLKOS3 output divider only. Active high reset.
ENCLKOP入力Enable PLL output CLKOP
ENCLKOS入力Enable PLL output CLKOS when port is active
ENCLKOS2入力Enable PLL output CLKOS2 when port is active
ENCLKOS3入力Enable PLL output CLKOS3 when port is active
PLLCLK入力PLL data bus clock input signal
PLLRST入力PLL data bus reset. This resets only the data bus not any register values.
PLLSTB入力PLL data bus strobe signal
PLLWE入力PLL data bus write enable signal
PLLADDR [4:0]入力PLL data bus address
PLLDATI [7:0]入力PLL data bus data input
PLLDATO [7:0]出力PLL data bus data output
PLLACK出力PLL data bus acknowledge signal

HandBook2-9

Dynamic Clock Mux(DCMA)

DCMA.png

プライマリクロック信号をダイナミックに切り替え、出力をまた別のプライマリクロックに接続します。

信号名方向
CLK0入力クロック入力0
CLK1入力クロック入力1
SEL入力クロック選択、0:CLK0、1:CLK1
DCMOUT出力クロック出力

インスタンス化するには、以下のように信号を接続します。

DCMA I1 (
  .CLK0(CLK0);
  .CLK1(CLK1);
  .SEL (SEL);
  .DCMOUT(DCMOUT)
);

Dynamic Clock Control(DCCA)

DCCA.png

プライマリクロック信号をディセーブルします。モジュールの動作を停止させ、低消費電力化できます。

ECLKBRIDGECS

ECLKBRIDGECS.png

Edge Clock Synchronization (ECLKSYNCA)

ECLKSYNCA.png

Clock Dividers (CLKDIVC)

CLKDIVC.png

Power Controller

Power_Controller.png

Power Guard

Power_Guard.png

Adder

Adder.png

34(32bit)

Adder_Subtractor

Adder_Subtractor.png

34(32bit)

Comparator

Comparator.png

34(32bit)

Complex_Multiplier

Complex_Multiplier.png

3931(32bit)518(32bit)

Convert

Convert.png

Counter

Counter.png

34(32bit)32(32bit)

FFT_Butterfly

FFT_Butterfly.png

4199(32bit)448(32bit)

LFSR

LFSR.png

1(32bit)32(32bit)

Mult_Add_Sub

Mult_Add_Sub.png

2338(32bit)321(32bit)

Mult_Add_Sub_Sum

Mult_Add_Sub_Sum.png

4744(32bit)578(32bit)

Multiplier

Multiplier.png

1136(32bit)297(32bit)

Multiply_Accumulate

Multiply_Accumulate.png

1298(32bit)315(32bit)

Sin-Cos_Table

Sin-Cos_Table.png

102(8bit)43(8bit)

Subtractor

Subtractor.png

34(32bit)

Distributed_DPRAM

Distributed_DPRAM.png

  • メモリ使用方法

icon_pdf.gifTN1201.pdf

Distributed_ROM

Distributed_ROM.png

Distributed_SPRAM

Distributed_SPRAM.png

RAM_DP

RAM_DP.png

リセット信号は、アクティブHIGHです。

RAM_DP_TRUE

RAM_DP_TRUE.png

リセット信号は、アクティブHIGHです。

RAM_DQ

RAM_DQ.png

リセット信号は、アクティブHIGHです。

ROM

ROM.png

リセット信号は、アクティブHIGHです。

FIFO_DC

FIFO_DC.png

リセット信号は、アクティブHIGHです。

RAM_Based_Shift_register

RAM_Based_Shift_Register.png

リセット信号は、アクティブHIGHです。

EBR

MachXO2にはEBR(Embedded Block RAM)メモリが搭載されています。デバイスによって、以下の搭載量の違いがあります。

XO2-256XO2-640XO2-640UXO2-1200XO2-1200UXO2-2000XO2-2000UXO2-4000XO2-7000
027788101026

単位はブロックで、1ブロックあたり9Kビットです。このため、メモリは以下の組み合わせで無駄なく使うことができます。

Single Port8192×1
4096×2
2048×4
1024×9
True Dual Port8192×1
4096×2
2048×4
1024×9
Pseduo Dual Port8192×1
4096×2
2048×4
1024×9
512×18
FIFO8192×1
4096×2
2048×4
1024×9
512×18

たとえば、XO2-1200デバイス(7ブロック)で10ビットメモリを構成しようとすると、3,072段までしか構成できません。何とかして9ビットに収めれば7,168段まで構成することができます。

実際の必要EBR数は、IPexpress構成画面で以下のように表示されます。

EBR.png

オンチップオシレータ(OSCH)

OSCH.png

MachXO2には、2.08MHzから133MHzまで設定可能なオンチップオシレータが搭載されています。

この機能を使うには、ソース内で「OSCH」モジュールをインプリメントする必要があります。

詳しくは、テクニカルノート(icon_pdf.gifTN119927ページ)を参照してください。

OSCHのシミュレーションで使用方法を示します。

専用ピン(TQFP144)

町田の大判?で採用しているLCMXO2-1200HC-5TG144Cを例にとり、考慮しなければならない専用ピンを示します。

電源

以下に示すのは電源ピンで、電源供給以外には利用できません。

信号名信号名
VCC36,72,108,144
VCCIO0118,123,135
VCCIO179,88,102
VCCIO237,51,56
VCCIO37,16,30
GND8,18,29,46,53,64,80,90,101,116,124,134

VCCはFPGAコアの電源、VCCIOはI/Oバッファの電源です。

VCCの電圧は決められていますが、VCCIOはI/Oバンクごとに異なる電圧に設定することができます。

  • VCC電源はHandBook3-1ページ「MachXO2 Family Data Sheet DC and Switching Characteristics」に記述されています。icon_pdf.gif HB1010.pdf
  • I/O電源はHandBook10-1ページ「MachXO2 sysIO Usage Guide」に記述されています。icon_pdf.gif HB1010.pdf

JTAG

以下に示すのはJTAGピンで、デバイスのコンフィグレーション(プログラム書き込み)に利用します。

デバイスによっては汎用I/Oピンとして利用できますが、JTAG専用としたほうがいいです。

ピン番号信号名
TMS130
TCK131
TDI136
TDO137
JTAGENB120

TCKピンは4.7kΩでプルダウンすることが推奨されています。

MachXO2には「JTAGENB」ピンがあり、上記4つのJTAGピンを利用するためにはプルアップする必要があります。反対に、プルダウンすると、汎用I/Oになります。

ただし、汎用I/Oとして利用するためには、以下の違いを考慮する必要があります。

  • 内部コンフィグレーション中の挙動が他ピンと異なる
  • 入出力方向が固定されている

そしてそもそもコンフィグレーションできなくなるので、JTAG専用ピンとして利用することが望ましいと考えます。

  • JTAGピンに関する詳細はHandBook14-7ページ「ispJTAG Pins」に記述されています。icon_pdf.gif HB1010.pdf

コンフィグピン

以下に示すのはコンフィグピンで、JTAGピン同様、デバイスのコンフィグレーションに利用します。

こちらも、汎用I/Oとして利用することは避けたほうがいいです。

ピン番号信号名
40CSSPIN
44MCLK/CCLK
45SO/SPISO
70SN
71SI/SISPI
109DONE
110INITN
119PROGRAMN

汎用I/Oとして利用することもできますが、JTAGピンの問題と同様に、違いがあります。

ECP3、XP2では、専用ピンになっており、ユーザが使うことはできません。つまり、これらも混同を避けるために、専用ピンとして利用または無接続にすることが望ましいと考えます。

  • コンフィグピンに関する詳細はHandBook14-5ページ「sysCONFIG Pins」に記述されています。icon_pdf.gif HB1010.pdf

クロック入力

多くの場合、クロック入力は汎用I/Oとして利用できます。

ただし、内部PLL等と利用する場合、グローバルクロックを利用する場合にはクロックピンからクロックを供給する必要があります。

pll_block_diagram.png

ピン番号信号名
1L_GPLLT_FB
2L_GPLLC_FB
3L_GPLLT_IN
4L_GPLLC_IN
5PCLKT3_2
6PCLKC3_2
19PCLKT3_1
20PCLKC3_1
27PCLKT3_0
28PCLKC3_0
49PCLKT2_0
50PCLKC2_0
55PCLKT2_1
56PCLKC2_1
91PCLKC1_0
92PCLKT1_0
125SDA/PCLKC0_0
126SCL/PCLKT0_0
127PCLKC0_1
128PCLKT0_1

すべてのクロックピンは、差動入力を受けるために「T」と「C」があります。

  • クロックピンに関する詳細はHandBook13-1ページ「MachXO2 sysCLOCK PLL Design and Usage Guide」に記述されています。icon_pdf.gif HB1010.pdf

N.C.

ピン番号信号名
N.C.15,17,31,63,87,89,103,129

N.C.ピンは無接続にします。

同じシリーズ、パッケージのデバイスでも、N.C.ピンのありなしに違いがあるので注意が必要です。

具体的には、今回取り上げている「1200」品と同じパッケージの「2000」品では、4点I/O数が増えています。

その違いの多くはN.C.ピンのありなしで、例えば「2000」品で設計、試作し、容量のダウングレードでそのまま「1200」品を試そうとしても、使いたいI/Oが「1200」品でN.C.になっていた場合、そのまま置き換えることができなくなってしまいます。

互換性を考えるとき、この配慮が必要です。

Package View

LCMXO2-1200HC-TQFP144

https://picasaweb.google.com/lh/photo/ZUxUbNCuy_ColBlIPL62yNMTjNZETYmyPJy0liipFm0?feat=directlink

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