2013-08-30 (金) 21:31:22

OSCHのシミュレーション方法を示します。

ここではLattice Diamond1.3付属のActive-HDLがWindowsXPにインストールされていることを前提とします。

ワークスペース作成ライブラリの設定を先に完了させてください。

更新履歴

  • 2011-10-17 新規

ソースファイルの作成

ここで作成するプロジェクトファイルをダウンロードできます。icon_archive.giftest01.zip

01.png

「File」−「New」−「Verilog Source」をクリックします。


02.png

ウィザードが始まります。「次へ」をクリックします


03.png

ファイル名、モジュール名を入力し「次へ」をクリックします。

ここではモジュール名はファイル名と同じ(そのため、モジュール名は空欄)とします。


04.png

入出力ポートを追加し「完了」をクリックします。

ここでは空欄とします


05.png

新しいソースファイルが作成されました。

コンパイルとシミュレーション

06.png

「module」下に次の内容を入力します。

  wire clock;

  OSCH #(
    .NOM_FREQ("24.19")
  ) OSCH_u (
    .STDBY(1'b0),
    .OSC(clock),
    .SEDSTDBY()
  );

07.png

「Design」−「Compile All」をクリックします。


08.png

「Design Browser」の「Structure」タブをクリックし、プルダウンメニューから「sim」を選択します。


09.png

ここで、上記エラーが発生したときは、正しくライブラリが設定されていません。ライブラリの設定を行ってください。


10.png

「File」−「New」−「Waveform」をクリックします。


11.png

「Design Browser」内「sim」を右側「Waveform」にドラックします。


12.png

「Simulation」−「Run For」をクリックします。


13.png

シミュレーションが行われました。

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Last-modified: 2013-08-30 (金) 21:31:22 (2294d)